隨著ＡＩ算力集群的極速擴容、８００Ｇ／１．６Ｔ光模塊的批量商用、ＣＰＯ（共封裝光學）技術的落地，以及５Ｇ－Ａ組網的全域提速，硬件系統的數據傳輸速率已全面邁入超高速時代。

在這個時代，高速硬件早已告別了“有頻率就行”的粗放階段。傳統單端ＣＭＯＳ晶振由于抖動大、抗干擾能力弱，在１０Ｇｂｐｓ以上的ＳｅｒＤｅｓ、ＰＡＭ４高速鏈路中極易引發眼圖惡化、鏈路重訓、丟包誤碼等問題。差分輸出＋飛秒級（ｆｓ）超低抖動晶振，已然成為新一代高速設備的核心準入門檻。

針對行業普遍時序痛點，賽思全新一代超低抖動差分晶振（ＤＸＯ）正式發布，以國產化高可靠時序方案，全面適配光通信、ＡＩ算力服務器、移動通信等多賽道場景。賽思差分晶振

１、重磅上新：賽思差分晶振新品系列正式發布

賽思全新推出超低抖動系列差分晶振，圍繞高速數據傳輸、復雜電磁環境、寬溫工業應用和高精度時鐘同步等場景需求進行優化，以差分輸出結構、低抖動特性和穩定頻率輸出能力，為４００Ｇ　／８００Ｇ／１．６Ｔ光模塊、下一代ＡＩ算力高速互聯，提供國產化高可靠時鐘器件方案。

２、全場景適配：適配高速互聯六大場景

不止于光模塊，該系列新品精準適配高速互聯六大核心場景，解決各領域時序難題：

１．　高速光模塊（４００Ｇ／８００Ｇ／１．６Ｔ等）：模塊內部ＤＳＰ、ＣＤＲ、ＴＩＡ、激光驅動器等核心器件共用一顆晶振作為基準時鐘。由于ＰＡＭ４眼圖裕量極小，參考時鐘抖動稍大就會導致ＣＤＲ誤碼率惡化。賽思ＤＸＯ系列１５６．２５ＭＨｚ　典型相位抖動低至　４４ｆｓ，頻率覆蓋　２５ＭＨｚ?６２５ＭＨｚ，能夠確保眼圖張開度不被晶振拖后腿。

２．　ＡＩ　服務器／ＧＰＵ　集群：高密度板上ＧＰＵ、ＮＶＬｉｎｋ、ＰＣＩｅ　６．０并存，電源噪聲強，時鐘樹需要混合三種差分電平，選型與布板難度高。賽思ＤＸＯ系列提供　ＬＶＰＥＣＬ／ＬＶＤＳ／ＨＣＳＬ三種差分電平、１．８Ｖ／２．５Ｖ／３．３Ｖ　三檔供電多種選型，單顆器件為固定電平電壓，選配不同料號即可覆蓋整板時鐘樹設計需求，省ＢＯＭ、省面積、省濾波。

３．　數據中心交換機／路由線卡：數據中心強制風冷熱區溫度可達８５℃以上，且光口密度翻倍，時鐘器件既要扛高溫又要塞進毫米級縫隙。賽思超低抖動ＤＸＯ溫度范圍可擴展至－４０～＋１２５℃，同時２５２０　微型封裝仍保持４４ｆｓ超低抖動，適配　ＱＳＦＰ－ＤＤ／ＯＳＦＰ　前端和交換機　ＡＳＩＣ　周邊布局。

４．　５Ｇ－Ａ／６Ｇ　基站：戶外基站通常要求設備在１２５℃高溫環境不宕機。且當前高頻差分晶振海外管制，無線前傳１２２．８８／１５６．２５　ＭＨｚ頻點受限。賽思ＤＸＯ能夠提供－４０～＋１２５℃寬溫支持與自主可控的供貨保障，可緩解基站供應鏈焦慮。

５．工業高速采集：工業現場電機、開關電源存在強電磁干擾，且工業側ＡＤＣ／ＤＡＣ采樣對時鐘邊沿質量敏感，時鐘抖動會直接轉化為采樣誤差。賽思ＤＸＯ差分信號能夠有效抑制共模干擾，飛秒級超低抖動能為高速數據采集卡提供純凈采樣時鐘，減少采樣失真，保障采集數據真實可靠。

６．ＰＣＩｅ設備接口／企業級ＳＳＤ：ＰＣＩｅ　４．０／５．０／６．０、ＣＸＬ　與企業　ＳＳＤ　控制器對　ＲＥＦＣＬＫ　抖動極敏感，超標即引發重訓練、吞吐下降等問題。賽思ＤＸＯ系列產品支持ＨＣＳＬ差分輸出，可直連ＰＣＩｅ　５．０／６．０、ＣＸＬ等高速接口的參考時鐘輸入，降低接口重傳概率，提升存儲設備吞吐與長期運行可靠性。

３、打通算力網絡底層時序，加速器件國產落地

過去，１５６．２５ＭＨｚ及以上低抖動差分晶振多由海外料號占據，交期長、合規變量大，是很多硬件團隊的心病。尤其隨著海外對高頻時鐘器件出口管制趨嚴，晶振的供應鏈安全已成為行業共同關注的焦點。

依托賽思４００００㎡自營晶振產線，賽思新一代超低抖動差分晶振新品，打通「器件設計　→　晶片選型　→　工藝調校　→　可靠性驗證」全流程，關鍵指標對標國際同類產品，且實現量產供貨，可緩解元器件供貨壓力。

除本次發布ＤＸＯ系列之外，賽思多款不同規格差分晶振也將進入量產階段，覆蓋更多頻率、封裝與工況需求，為高速互聯硬件提供更多國產化選型，后續新品動態敬請持續關注。